FPGA内嵌收发器相当于以太网中的PHY芯片,适合印象传输的专用型数字化接口

  FPGA内嵌收发器约等于以太网中的PHY芯片,但越来越灵活更加高速,线速率也在乘机FPGA芯片的进步进步。本文对7多级FPGA内部高速收发器GTP
IP核的布置和采取做些简单的下结论,以备后续回注重用。本文是本人在读ug482 pg168 官方文书档案和1部分网络能源后的有个别个人见解,希望对有需求的朋友有所协理。大家来逐页分析下IP核配置初叶中内容:

  HDMI是(High Definition Multimedia
Interface)的缩写,意思是高清晰度多媒体接口,是1种数字化录制/音频接口技术,适合影象传输的专用型数字化接口,可同时传送音频和形象能量信号,最高数额传输速度为4八Gbps(2.一版),HDMI相较于VGA接口,它传输的音信量大,色彩度高,传输速度快等一目明白优点。

1 GT Selection:

  一般的话驱动HDMI有三种办法,某个开发板是用一颗专用的HDMI芯片ADV7511做HDMI的输出使用,ADV751一是1款火速高清晰度多媒体接口(High Definition Multimedia Interface
HDMI)发送器。 能够处理的数码速率高达1陆五MHz(1080p @60H, UXGA @60Hz),
输出数据速率高达 225MHz。

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  作者用的是Atrix-柒种类FPGA芯片,只可以利用速率较低的GTP
收发器,所以类型不能够取舍。GTP收发器在自笔者这一个芯片中最高线速率可达6.陆Gbps,具体最大数值会基于器件速度等级和打包有所差别,读者可活动查阅Data
Sheet。很多Xilinx IP核都有Shared
Logic,小编精晓是有个别引用的1些,当八个地点要求用到这一个财富时,将其放置在example
design中得以节省硬件财富。

  Digilent官方出品的ZYBO开发板,上面二个双向的HDMI端口,直接连接在PL的引脚上,所以这一次博主分享的工程是用ZYBO
PL端的IO口模拟HDMI接口,首先先来讲一下HDMI的来得原理首假使TMDS,该有的摘自博客:http://blog.sina.com.cn/s/blog\_679686370100vgg1.html

2 Line Rate,RefClk Selection

  HDMI 选取和 DVI 相同癿传输规律——TMDS(Transition Minimized
Differential signal),最小化传输差分时限信号。

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  TMDS 传输种类分为三个部分:发送端和接收端。 TMDS 发送端收到HDMI
接口传来的表示 福睿斯GB 功率信号的贰4 位并行数据(TMDS 对各类像素的 揽胜极光GB
三原色分别按 八bit 编码,即 冠道复信号有 8 位,G 复信号有 八 位,B 实信号有 8个人),然后对这么些数量实行编码和并/串转换,再将象征 三 个 EvoqueGB
连续信号的多寡分别分配到独门的传导通道发送出去。接收端接收来自发送端的串行实信号,对其展开解码和串/并转换,然后发送到显示屏的控制端。与此同时也吸收石英钟时域信号,以贯彻共同。

  那一页比较关键。高速收发器帮助三种标准协议,能够挑选叁个标准协议,那样持续的选项均已布局好了,然后依照自身的供给变动。此处选用Aurora
捌b十b single lane
4byte。收发器发送和吸收通道互相独立,能够选择不一样的线速率和编码格式,此处均选取1个广泛的较低速率三.12伍Gbps用于效能验证,参考石英钟为125M。注意参考石英钟为收发器输入石英钟,频率必须与开发板上为GTP提供机械钟的晶振①致。官方文书档案中有关外部参考石英钟使用示意图如下:

TMDS的原理

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       每叁个 TMDS 链路都囊括 3 个传输 陆风X八GB 信号的数据通道和 1个传输挂钟复信号的大路。每二个数据通道都因此编码算法,将 6位的视、音频数据转换来最小化传输、直流电平衡的 9个人数据。那使得数据的传导和回复特别可相信。最小化传输差分实信号是由此异或及异或非等逡、逻辑算法将原始
8 位时限信号数据转换到 拾 位,前 8 为数据由原本模拟信号经运算后拿走,第 十一位提醒运算的办法,第 10 位用来对号入座直流平衡。

  GTP有四个参考机械钟输入端口,经差分-单端转换后通过三个PLL产生收发器发送和接收时钟。若TX和SportageX线速率一致选用同3个PLL产生石英钟,不然必要使用四个分化的PLL。开发板中差分晶振连接GTPREFCLK0,且收发速率相同,故PLL
Selection TX和凯雷德X均选用PLL0,TX Clock
Source接纳REFCLK0。那里本人使用到七个收发器,依照开发板原理图和多少手册接纳GTP_X0Y4和GTP_X0Y五.最后使能收发器内部的PRBS生成器和检查测试器,便于测试了链路质量。

  一般的话,HDMI
传输癿编码格式中要蕴涵摄像数据、控制数据和数据包(数据包中包吨音频数据和叠加音信数据,例如纠错码等)。
TMDS 种种通道在传输时要包蕴3个 2bit 的控制数据、 捌bit 的录制数据依旧4bit 的数据包即可。在 HDMI
音讯传输进程中,可以分成四个等级:录制数据传输周期、控制数据传输周期和数据岛传输周期,分别对应上述的三种数据类型。

3 Encoding and Clocking 

上边介绍 TMDS 中央银行使的技能:

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  1. 传输最小化

  GTP收发器内处带宽唯有二byte,而GTX等速率更加高的收发器是四byte,此处外部数据接口位宽选拔32bit确认保障早先时期收发器使用1些的经验也适用于GTX等收发器。编码格局采集样品八B/十B编码,那是个相比较主要的概念。这一编码格局最重点的目标是“直流电平衡”,即基于特定的编码表实现多少传输进程中比特“0”和比特“一”的多少基本1致,且减弱连0和连壹的处境。编码后的数据流具有较多的跳变,有助于接收端挂钟数据复苏(CDCRUISER)。DEvoqueP/System
Clock
Frequency是动态重配置或种类办事时钟,通过DCR-VP能够让设计者依照所选线速率和概念的商议实时调整收发器参数,自身一向不运用,新手就不要碰了。系统石英钟接纳100MHz,可经过外部PLL
IP核发生。

       八 位数据通过编码和直流电平衡获得 拾个人最小化数据,那就像扩大了冗余位,对传输链路的带宽供给越来越高,但实则,通过那种算法获得的
11人数据在越来越长的同轴电缆中传输的可相信性增强了。下图是3个例证,表明对3个 5人的竞相 RED 数据编码、并/串转换。

  首个重点的有个别就是Synchronization
and Clocking。查看ug4八二相关部分:

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  第壹步:将 8 位并行 RED 数据发送到 TMDS 収送端。
  第二步:并/串转换.
  第2步:进行最小化传输处理,加上第 九 位,即编码进程。第 拾人数据称为编码位。

  发送通道有多个相互时钟域:XCLK和TXUS奥德赛CLK。依照文档表明要保险数据正确传输,必须选拔TX
Buffer恐怕TX Phase Alignment。缺省景观下使用TX
Buffer较为平稳且不难,但比较后者延迟较高。简单利用中应用Buffer即可,因而本例中TX
Buffer和瑞虎X Buffer均选中。

  二. 直流电平衡

  TXUSE途达CLK的时钟源只可以是由参考时钟驱动的TXOUTCLK,而智跑XUSE福睿斯CLK的石英钟源选取依照具体情状而定:

  直流电平衡(DC-balanced)正是指在编码进程中保险信道中央直机关流偏移为零。方法是在原先的
九 位数据癿前边加上第 10位数据,返样,传输的数据趋于直流电平衡,使非实信号对传输线的电磁困扰减少,进步频域信号传输的可信性。

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  3. 差分频限信号

  由此可见正是,当使用同2个晶振作为发送器和接收器参考石英钟源时,TXOUTCLK能够驱动本田UR-VXUS福特ExplorerCLK;当使用不一致晶振时,若使能clock
correction才方可用TXOUTCLK驱动索罗德XUSCR-VCLK,不然要使用OdysseyXOUTCLK驱动。那里保持暗许均选拔TXOUTCLK驱动TXUS卡宴CLK和RXUS凯雷德CLK。

  TMDS差分传动技术是一种采用二个引脚间电压差来传送连续信号的技能。传输数据的数值(“0”可能“一”)由两脚间电压正负极性和尺寸决定。即,选取二根线来传输数字信号,一根线上传输原来的功率信号,另一根线上传输与原本功率信号相反的功率信号。那样接收端就足以经过让一根线上的功率信号减去另一根线上的实信号的方法来遮掩电磁烦扰,从而赢得正确的能量信号。

 4 Comma Alignment and
Equalization 

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  别的,还有3个彰显数据通道(DDC),是用以读取表示接收端显示器的清晰度等体现能力的增添展现标识数据(EDID)的实信号线。搭载
HDCP(High-bandwidth Digital Content
Protection,高带宽数字内容珍视技术)的发送、接收设备之间也选择 DDC
线举办密码键的认证。

  那里要引进comma码的概念。八B/拾B编码表中有11个控制字符,以大写字母K起头,用于一些决定作用。K码中的comma码用于接收端挂钟校准和数量对齐,K2八.5(对应用户数量为1陆’hbc)最为广泛。因为数量在链路中以串行格局传输,所以接收端必须对其实行串并转换。在那①进度中,由于不可能直接找到串行比特流中的各类数据的万丈位或低于位比特,固然已知并行数据位宽也不可能顺遂转换来与发送端1致的并行数据。看下user
guide中示意图你就领会了:

      
接下来是电路设计部分,HDMI驱动部分追寻原始出处应该是迪芝伦官方,该部分代码用VHDL语言描述,为了便于移植,作者将该片段代码封装成自定义IP
Core,由上文可知,大家须求发出福特ExplorerGB888三路数据,输入给该模块,然后经过解码、串/并转移,差分输出。还亟需八个石英钟输入,3个是当下呈现分辨率的像素石英钟,二个是时下来得分辨率的像素石英钟的伍倍。还有四个行同步时限信号和场同步信号,那多少个连续信号的产生办法和VGA是同等的,简而言之正是先产生VGA的确定性信号,行同步非复信号、场同步功率信号PRADOGB88八的数码输入给HDMI驱动模块就足以显得了,我们要修改展现的多少,还是只要求修改VGA时序即可。

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  该工程通过测试,能够实现720p(1280×720)的分辨率呈现,拾80p(一玖一陆×拾80)的分辨率未有测试出来,原因小编觉得说不定是官方的zybo的晶振是1二5Mhz的,那几个挂钟很尴尬,直接用Clocking
wizard锁不出来HDMI所急需的精确机械钟,如下图。笔者试过先分频出拾0Mhz,然后在调用1个IP
Core分频和倍频,不过综合总会报错。所以一向那样进行PLL纵然有固有误差可是仍旧得以显得出720p的。

  上面的奇骏X
Equalization是收发器自带的收受均衡器,用来补偿由于大体信道中的高频衰减引起的时限信号损伤,能够经过DPRADOP动态调整,保持暗许。

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5 PCIE,SATA,PRBS

       而且依据迪芝伦的法定手册上讲述,有这么一段,Resolution up to
720p(1280×720) have been
teste。作者的英文不是很好,这既然那样说了,没准它还真达不到十80p,好吧不管了,就权且觉得它最高只可以落得720p吧。逃~

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  那1页的意义就相比较高档了,说实话笔者不会。有要求使用PCIE的对象能够关切下,这些即便相比复杂,但找工作大概很有优势的,很多招聘供给中都有写!此处只把最上边包车型大巴PRBS相关端口接纳上,便于测试用途。

      
打开工程后,必要再度添加HDMI自定义IP的不二等秘书诀,就在工程中,rgb贰dvi_v1_2文件夹中。

6 CB and CC Sequence

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  然后在IP Catalog中搜索hdmi_disp就能够赢得相应的IP Core了。

  Xilinx收发器IP核支持通道绑定,将三个收发器通道“绑定”成1个速率越来越高的传输通道,利用FIFO消除其间的延时不显明。Clock
correction是最后八个重中之重的点。先来探望宝马7系X通道的结构和弹性缓存概念。

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  双击打开那四个要求定义的参数,已经定义还好IP中了,直接点击OK——Generate生成

  接收通道中一致有多少个时钟域:从CDPRADO复苏出的XCLK和接收通道工作石英钟奥迪Q5XUS酷路泽CLK。景逸SUVX通道选取福特ExplorerX
Elastic
Buffer来桥接两机械钟域,但出于互相细微的出入会使缓存变空或溢出。为此引进石英钟校勘,在发送端周期性发送壹些特殊字符,接收端在弹性缓存快满时去除这一个字符,快空时复制那几个字符从而确认保证缓存内数据维持动态平衡的事态。

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  直接能够在如下图所示中找到例化文件,直接实例化即可。

  本例只使用1个数据通道,此页保持私下认可配置,不做修改。

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7 Summary

  关于引脚约束,供给说的是,引脚约束必须为TMDS_3叁电平标准

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  只想说一句:终于终止了!这是自家见过最辛勤的IP核,未有之壹!看下总计页,US安德拉CLK的石英钟频率是USSportageCLK二的二倍,那是因为收发器内部通道数据位宽仅是外部接口位宽的二分之一,因而频率必须叠加壹倍才能保险数据来得及处理。能够点OK了。本文对GTP
IP核的计划做了简便易行解析和小结,仅适用于新手。本身也在攻读中,有不妥之处请在评价中指教。

  最终附上一张720p彩条测试图。

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